半導体SEMICONDUCTOR

設計支援 – 開発実績

論理設計

「言語コンパイラ」

回路記述言語(VHDL、VerilogHDL)のコンパイル(記述の解析)を行います。

「回路記述言語変換プログラム」

記述を別の文法の言語記述に変換します。(VerilogHDL , EDIF , SPICE , LEF/DEF , 他)

「回路図自動配置配線」

回路図の各部品の接続関係をもとに、見易いように部品を配置すると同時に配線します。

「回路図コンパクション」

素子の置き換え等によって、切れた配線を再接続し、コンパクションを行います。

「論理シミュレータ(ゲートレベル、機能レベル)」

回路が論理的に正しく動作するかを検証します。(ゲートレベル , 機能レベル 等)

「回路シミュレータ(スイッチレベル)」

回路が正しく動作するかを検証します。(スイッチレベルシミュレータ”SLS”開発)


レイアウト設計

「レイアウトエディタ(レイアウトデータ編集)」

図形の表示、追加、削除、移動、複写、回転等の編集を行います。(LEF/DEF , GDSⅡ , 他)

「フロアプランナー(メモリ向け、ASIC向け)」

ブロックの配置、チップサイズ見積り、R/C抽出等を行います。

「自動配置配線」

製造のための、部品の物理的位置および部品間の配線をルールに基づき自動決定します。

「各種パラメータ抽出」

レイアウトデータ中より、面積、配線長などから遅延値などを計算します。


検証

「ネット抽出」

レイアウトデータからトランジスタを認識し、トランジスタレベルのネット情報を抽出します。


マスクデータ生成

「マスクデータ変換生成」

マスクデータを生成します。


標準インタフェースデータ

「VerilogHDL、VHDL、SPICE、EDIF」

論理データ形式

「LEF/DEF、GDSⅡ、MEBES、OASIS、他」

レイアウトデータ形式、マスクデータ形式

「STIL、VCD、他」

テスター言語形式


ツールインタフェース開発

「SKILL」*1

ケイデンスデザインシステムズ社言語

「AXEL」*2

ジーダット社言語


*1 SKILLは、Cadence Design Systems,Incの商標または登録商標です。
*2 AXELは、株式会社ジーダットの商標または登録商標です。